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固态技术协会将发布首个3D芯片接口标准

发布时间:2019-11-22 18:20:25 编辑:笔名

  固态技术协会将发布首个3D芯片接口标准

  WideIO是由JEDEC工作小组JC42.6于2008年12月着手开发,主要是针对当前在同一封装中整合逻辑和DRAM,以降低互连电容的3D标准所开发。即将公布的规范定义了最多4个晶粒堆叠而成的存储器立方体,可连接逻辑SoC,最大封装尺寸为10x10x1mm。

  针对WideIO的JC42.6规范了逻辑到存储器接口(logic to memory interface, LMI),是由JEDEC旗下JC42.6 (Low Power DRAM)和JC11两个委员会所共同制定,其中JC11主要负责芯片封装的机械标准部份。在存储器逻辑和存储器之间的机械接口一般称之为微型圆柱栅阵列(Micro Pillar Gate Array, MPGA)链接。

  至于逻辑和存储器之间的互连方式则并未指定,可以是微凸块或微型圆柱(micro pillars)等。该标准还规范了用于测试互连连续性的边界扫描、后组装阶段的直接存取存储器测试、存储器芯片中的热传感器位置,以及芯片到芯片间接口的精确机械布局等。

  此一标准并未指定存储器到逻辑的互连设计或组装方法。同时无论在存储器或逻辑芯片上,也都并未针对TSV的尺寸及位置指定互连的精确位置。另外,存储器和逻辑芯片的厚度、组装方法和后组装测试方法也都未指定。

  WideIO的详细规范包括:

  如图2所示,WideIO定义了4个存储器通道,在LMI上有1,200个连接:

  - 每个通道都有6列和50行,共300个连接(193个信号);

  - 40nm的小型衬底/凸块/TSV间距;

  - 每通道宽128字节,总共512字节;

  - 每个通道均包含所有的控制、电源和接地通道

  通道之间共享电源连接

  - 每个通道均可独立控制

  独立的控制、时脉和数据

  - 通道之间的引脚位址对称

  - 数据传输速率266mtps,SDR

  总频宽:17GB/s(每通道4.26GB/s)

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